Category Archives: Uncategorized
Einführung VERILOG
Projekt IR eines HARVARD-Mikroprozessors Clock, Synchronisation Programm <-> uP <-> Daten State Machine Vektor Tabelle Synchronisierter Reset initialisiert State Machine StateMachine holt Reset Vektor aus Tabelle (Fix festgelegt, kann z.T. verschoben werden) Befehl an Reset Vektor kommt in Pipeline, Prefetch Register Was ist Verilog: VHDL vs. Verilog: verschiedene Sprachansätze: Verilog: up to date, letzte Version […]