FPGA Grafik

Demo Programm zum Zeichnen von Computergrafik mit dem TerasIC DE1 Demo-Board SW0 auf dem Board schaltet um zwischen funktionaler und gebufferter Grafik: Sourcecode Fred Feuerstein Auto: DE1_Default Sourcecode Auto V.2: DE1_Default_v2 Folgende Bilder zeigen die Phasen der Framebuffer-Linien Programmierung, basierend auf der Geradengleichung.

Pipeline

always @(posedge or negedge) if (posedge) Initialisierungsdaten pro pipeline-kanal: reg [2:0] posedge_counter; reg [2:0] negedge_counter; reg program_status1; reg program_status2; reg daten_status1; reg daten_status2; 1. posedge: prefetch – Instruction -> Hilfsregister – PC++ – posedge_counter++ 1. negedge: fetch – kopieren in INSTRUCTION-Register

CPU, die Fibonacci Reihe berechnet

Die im folgende beschriebene CPU ist so programmiert, dass sie eine Fibonacci-Reihe berechnet. Die CPU verfügt über folgende Register: reg [7:0] DATA_ADR; // Daten-ROM Adressregister reg [7:0] PROG_ADR; // Programm-ROM Adressregister (PC) reg [15:0] CMD; // Befehlsregister reg [31:0] ARG1; // Argument 1 reg [15:0] ARG2; // Argument 2 reg [31:0] RESULT; // Resultat (Akkumulator) […]